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做大芯片要靠堆?

日期:2019/9/11 11:16:57
摘要:“Cerebras的WSE(Wafer Scale Engine),史上最大AI芯片誕生”。

關鍵詞:芯片

先解釋一下標題:做大芯片靠堆!

看清楚是堆,堆疊的堆,不是推,也不是誰,更不是吹。

意思是要做一款超大芯片,可行的辦法是需要靠堆疊技術。

為什么要這么說?

我們先從前一段時間刷屏的世界最大的芯片說起。

8月20號IC界被一個重磅消息刷屏了:“Cerebras的WSE(Wafer Scale Engine),史上最大AI芯片誕生”。

關于這個芯片這里我們不再做具體介紹,可以參閱EETOP的相關報道:一片晶圓僅做一顆芯片!史上最大芯片誕生!1.2萬億個晶體管。

這顆巨型芯片采用的是WSI(Wafer-Scale Integration)技術,其實WSI并不是一個很新穎的技術,上世紀80年代,就有人做過類似的嘗試。結果顯而易見了,產品無法量產。WSI就是把一整塊芯片平鋪到一張晶圓上面。

Cerebras雖然做了很多技術創新,為WSI技術的量產應用更進了一步,但是依然有很多致命問題沒有最終解決,比如:功耗問題、良率問題、封裝問題、散熱問題、芯片管腳引線等等。這些問題很多是基本無法克服的!因此筆者認為Cerebras還是更具備學術價值,至于量產還需要有很長的路要走。或者基本不會量產!

既然WSI做超大芯片并不是一條很好的技術路線,那么未來超大芯片的發展要靠什么技術呢?

更好的辦法就是采用3D堆疊封裝技術!

這個是采用了英特爾最新封裝技術CO-EMIB制造的一顆芯片,大小近乎一個巴掌那么大,這顆芯片總共堆疊了3層,如果換成WSI方式,那么芯片面積也算是是相當的驚人了。隨著技術的發展3D堆疊可以堆更多的層,芯片面積將可以繼續加大。所以可以想象采用3D堆疊方式制造超大芯片或將是一條更好的技術路線。

3D堆疊封裝技術目前做的最好的應該是英特爾和臺積電,其中又以英特爾的技術較為超前,所以接下來我們就以英特爾的先進封裝作為主要的介紹及科普。

恰好9月4日,英特爾公司于上海召開了“英特爾先進封裝技術解析會”,會上英特爾介紹了未來主要的發展目標和英特爾的六大技術支柱,并主要對封裝技術進行了解析。EETOP記者受邀參加此次解析會。

接下來我們將本次解析會的主要內容整理分享給大家。看一下現今最先進的3D堆疊封裝技術,以及如何制造出一顆超大芯片。

出席本次解析會的演講嘉賓包括:英特爾公司集團副總裁兼封裝測試技術開發部門總經理BabakSabi,英特爾院士兼技術開發部聯合總監Ravindranath (Ravi) V. Mahajan,英特爾封裝研究事業部組件研究部首席工程師Adel Elsherbini,英特爾制程及封裝部門技術營銷總監Jason Gorss。分享英特爾未來路線圖,特別是對封裝技術的整體愿景以及英特爾先進封裝的最新技術做了詳細介紹。

以下科普內容整理自9月4日EETOP參加的英特爾的先進封裝解析會

英特爾的六大技術支柱:先進封裝至關重要

在解析會上,首先由Jason Gorss對六大技術支柱做了詳細介紹

英特爾的六大技術支柱:制程和封裝,架構,內存和存儲,互連,安全,軟件。

1、制程&封裝

在制程&封裝層面,之所以把制程&封裝放在最下面,因為它可以說是上面五大支柱的重要核心,也是我們最基礎的一個要素。在制程和封裝領域我們要做的創新集中在晶體管和封裝兩大領域,晶體管層面我們希望未來尺寸會越來越小,并且功耗越來越下降,這是我們晶體管領域主要的創新方向。芯片封裝在電子供應鏈中看似不起眼,卻一直發揮關鍵作用。作為處理器和主板之間的物理接口,封裝為芯片的電信號和電源提供了一個著陸區。邁向以數據為中心的時代,先進封裝將比過去發揮更重大的作用。

2、架構

在架構層面,英特爾過去一直通用的是X86架構。在進入到新時代以后,必須要掌握更多不同架構的組合,以滿足更加專屬的特定領域的需求,包括像FPGA、圖像處理以及針對人工智能加速器等等。

3、內存&存儲

在內存和存儲領域,Jason Gorss表示,英特爾正面臨一個全新的瓶頸,希望可以開發更加領先的技術和產品,可以繼續消除傳統內存和存儲層級結構中的固有瓶頸,同時也可以實現加速互連。

4、互連

在互連層面,其實不僅是數據的存儲,英特爾需要加大創新,數據之間的互連和流通也是非常重要的,這是為什么英特爾會在互連領域要投資不同層級的互連技術,希望可以更好滿足在數據層面或者是封裝內的數據流通。

5、軟件

在軟件層面,英特爾已經致力于實現最高的性能,但是至少還有另外兩個維度,英特爾可以進一步大幅度提高性能,其中軟件就是非常重要的一個環節。英特爾在全球已經有超過1.5萬名工程師,可以說遠遠超過其他任何一家市面上的主流企業了,英特爾也會繼續在軟件領域繼續大展拳腳,同時也會繼續加強軟件領域的創新。

6、安全

在最上層的安全層面,Jason Gorss坦言安全也是一切的核心,還有我們考慮的最重要的一點因素之一,做任何事情,任何創新技術,安全都是需要考慮的最重要的要素,因為它可以為其他一切的發展提供可靠的基礎。

Jason Gorss表示,在全部的六大技術支柱領域,可以說市面上沒有任何一家企業可以像英特爾一樣,可以為所有客戶和相關方提供如此全面的解決方案。

英特爾先進封裝測試技術開發概覽

英特爾副總裁兼封裝測試技術開發部門總經理Babak Sabi 在會上為大家詳細介紹了英特爾最新封裝測試技術的開發進展,同時也從IDM廠商的優勢、芯片封裝測試的全流程等方面為大家做了簡單的科普。

Babak Sabi表示英特爾是一家垂直集成的IDM廠商,可以說具備六大技術優勢當中的全部領域的專門技術細節。這也給英特爾提供了無與倫比的優勢,從晶體管再到整體系統層面的集成,英特爾可以說能夠提供全面的解決方案。

芯片封裝測試全流程

芯片的封裝測試會經歷以下幾個步驟:

測試晶圓

選擇究竟是哪一種芯片會更適合這個單獨的晶圓硅片處理,將晶圓分割成更小的裸片;

硅片處理

硅片處理就是把晶圓分割成更加小的一些裸片

已知合格芯片(KGD)

基于已知合格芯片整個的工作流程,可以確保我們提交給客戶所有的芯片都是質量合格的。在這里我們有具體的工具解決方案,主要就是會連接到裸片上的具體接口以及插口,通過這種方法來對裸片進行測試。

封裝

將裸片結合基板以及其他的封裝材料共同封裝在一起。

測試

對完成封裝的芯片以及基板進行統一的測試,確保它們可以正常運作;

芯片完成

在完成階段會確保整個芯片包括封裝都會正常運行,然后交付客戶。

英特爾還涉及到封裝其他的領域,來更好的提高性能,這里談及幾個,首先是有關供電。同時還有信號的傳導以及插座及連接器的開發,還有機械完整性以及表面切裝工藝等的設計。最后還有高速的信號傳導以及封裝測試。

半導體行業發展確實是非常迅速,正是由于英特爾這些獨有的能力,可以幫助我們更好地預測高速發展的半導體行業可能會出現的各項問題,并且及時進行干預。

這是英特爾全部封裝技術的簡單匯總。英特爾可以開發非常小的封裝,這個裸片上面是疊了三層,非常小,非常薄,但是有三層,CPU還有底層的裸片,加上上層的存儲器單元。

在把封裝好的芯片焊接到PCB版上,英特爾有非常完整的表面貼裝技術開發產品線,通過表面貼裝技術在英特爾內部的實現,可以確保所有的封裝在正式交付客戶之前都經過完整的組裝以及測試。

最后簡單做個小結,第一點其實在異構集成時代的英特爾的IDM擁有無與倫比的優勢。其次我們的開發方案關注整體,而且又非常全面。我們希望所有的產品都可以非常輕松地集成在客戶的平臺上。

封裝技術的三個重點

英特爾院士兼技術開發部聯合總監Ravindranath(Ravi) V. Mahajan表示:"為實現MCP(先進的多芯片封裝架構),英特爾的封裝并不算復雜,把多個功能內部在封裝內實現芯片和小芯片的連接,同時也可以幫助整體芯片實現單晶片系統和片上系統的功能。封裝技術的重點在于輕薄/小巧的客戶端封裝、高速信號和互聯微縮(密度和間距),為了做到這一點,我們必須要確保整個裸片上的小芯片連接必須是低功耗、高帶寬而且是高性能的。"

1、輕薄/小巧的客戶端封裝

Ravi Mahajan解釋道,已知具體的線路板上分別有CPU,GPU,電壓調節器以及內存的子系統等,共用的面積大概是4000平方毫米,英特爾通過獨特的封裝技術,可以把尺寸縮小到不到700平方毫米。系統面積大幅減少,造成物理距離縮減,因此對電壓調節會做得更加高效,還可以帶來更加高速的信號傳遞。得益于上述說到的高速的信號傳導,延遲也可以得到下降。

為了做到這一點所有的封裝都是非常非常小的,它必須要做到足夠的輕薄,而且足夠的小巧。但是在整個封裝內,不同元件的信號傳遞必須要是非常高速的。除此之外我們也必須更好的在封裝內部所有的裸片之間實現更加進一步的互連微縮,必須要去縮短所有橋凸之間的間距,同時整個軟件的密度也進一步得到提升。

英特爾其實還有另外一個封裝的優勢,就是它支持多種節點的混合集成,一句話來說就是英特爾在上面可以實現多個不同元器件的集成,它的尺寸也會變得繼續減少。前面一張片子給大家介紹的是在X軸還有Y軸上我們的面積可以縮小,但是除了X、Y軸平面的縮小之外,我們G軸也就是高度上也可以把它變得更矮一點。2014年的時候英特爾基本上一個PCB板的厚度在100微米左右,2015年已經開始實現了無核的技術,換句話說英特爾的封裝就已經是無核的了。在未來英特爾并不僅僅是把硅片疊到封裝上,而是把硅片直接放到封裝里面,這就是嵌入式橋接。由于先進封裝技術的出現,英特爾也是行業的首家可以提出這套技術解決方案的提供商,可以讓系統變得更薄,同時也可以讓芯片的尺寸變得更小。

2、高速信號

Ravi Mahajan介紹道,信號實際上是在半導體芯片表面上傳遞進行的,會受到金屬表面粗糙度影響。正因如此,英特爾擁有專門的制造技術大幅降低金屬表面的粗糙度,從而減少信號傳遞中的損耗,同時采用全新的布線方法,使其間串擾變得更加少。除此之外也會采用空隙布線,使得電介質堆棧設計中兩者之間的傳導損耗更小。Ravi Mahajan表示,通過先進封裝技術目前已經可以達到112Gbps,未來將努力邁向224Gbps這一數量級。

3、互聯微縮(密度和間距)

Ravi Mahajan為現場記者介紹了兩個基礎概念,其一為3D互連,代表兩個裸片的縱向的疊加,另外一個為2D互連,代表兩個裸片的水平連接。前者導線數量較少傳輸速度較快,后者導線數量多傳輸速度較慢。

通過英特爾全方位互聯(ODI)技術,可以實現高速互聯,通過并行連接延遲會大幅下降,并且可以更好地改善速度。據Ravi Mahajan介紹,經過良好設計的系統能耗可降低約10%。

為了做到這一點,必須要有先進的封裝技術進行配合,這也是為什么英特爾開發封裝技術的重要原因。我們看的并不僅僅是我們封裝本身,也希望更好的分析裸片間的IO界面。英特爾其實也正在整線互連技術上快速的加代研發,2014年推出了AIB高級互連走線。每平方毫米Shoreline帶寬密度可以達到130,Areal帶寬密度可以達到150。同時針腳速度會達到2.0Gbps,物理層的能耗效率是0.85。

最近臺積電也是發布了自己的一個專門解決方案,叫做LIPINCON2,它的針腳速度可以達到8.0,但是它的Shoreline帶寬密度和Areal帶寬密度分別是67和198。英特爾可以在同樣的帶寬密度條件下在功耗上做得更低,這項技術簡稱MDIO,多裸片間接口技術,未來會繼續對它進行優化。

先進的多芯片封裝架構(MCP)

綜上所述,對高帶寬、低功耗IO鏈路的需求推動了英特爾對先進多芯片封裝(MCP)架構的關注,接下來我們看一下英特爾目前先進封裝的關鍵技術:

英特爾EMIB(嵌入式多芯片互連橋接)屬于2D封裝。

Foveros 為3D封裝技術利用高密度的互連技術,實現高帶寬、低功耗,并實現相當有競爭力的I/O密度。

英特爾Co-EMIB則是融合2D和3D,將更高的計算性能和能力連接起來,基本達到單晶片性能。

1、EMIB(嵌入式多芯片互連橋接)

提及2D芯片封裝及裸片間互連,一般考慮的是可以做到多薄,裸片間間距有多少。傳統有機封裝形式裸片上每毫米約有30個導線,利用先進的制造技術可以將這個數字提升至100-150個,但若使用硅工藝的話,可以輕松將導線數量提升至200-400甚至是500-600。

中介層上會先選兩個硅的通孔。在這上面我們會放很多不同的裸片,然后再通過硅中介層連接到整個基板上。英特爾是拿一小塊硅中介層把它放在封裝里,這里可以給我們帶來非常大的優勢,那就是我們只會在局部進行高密度布線,而并不是在全部的芯片上進行高密度布線。因為作為硅中介層我們再往上疊加裸片的時候,它必須是要比硅中介層要小,如果突破這點,它的成本要大幅上升。但是使用英特爾的方法我們可以有更大的封裝。

數據顯示,典型FCBGA(有機封裝)具體可達到32-48 IO/mm/層不等。英特爾目前正在開發超高密度FCBGA(有機封裝)可將這個數字提升至64-256 IO/mm/層。而利用EMIB技術,可擁有256-1024 IO/mm/層。

2、Foveros(高密度微縮3D)

有源基礎裸片上面可在非常小的面積上進行堆疊。而目前間距可做到50 μm,但是利用現有的先進技術Foveros可以將此數值做到10 μm甚至更小,如若在此基礎上進行完美的設計,IO就甚至可以達到從400至10000 IO/mm。現在英特爾已有了制程和工藝可以在更小間距的環境下,在同樣的基礎裸片面積上搭載更多的單片。具體間距能有多么輕薄,舉個例子便是鉛筆的橫截面,換言之,可將這些非常輕薄的晶圓來進行打造,并且進行生產。

3、Co-EMIB(EMIB+Foveros)

簡言之,Co-EMIB就是EMIB技術還有Foveros兩個技術之間的集成,使得2D和3D芯片進行融合。作為Co-EMIB可以將超過兩個不同的裸片來進行疊加,具體的疊加也可在水平和垂直方向實現。這樣的話設計的靈活度更高,不同層面也可擁有不同的分割級,并且可將它放在同一個封裝內進行實現。

封裝互連技術

多芯片封裝的核心之一是封裝的互連技術,英特爾封裝研究事業部組件研究部首席工程師Adel Elsherbini介紹了英特爾的最新互聯技術。“在封裝互連技術方面,主要有兩種方式,一種把主要相關功能在封裝上進行集成。其中一個就是把電壓的調節單元從母板上移到封裝上,通過這種方式實現全面集成的電壓調節封裝。另外一個是稱之為SOC片上系統分解的方式,我們會把具備不同功能屬性的小芯片來進行連接,并放在同一封裝里,通過這種方法可以實現接近于單晶片的特點性能和功能。” Adel Elsherbini稱,不管是選擇哪一種的實現路徑,都需要做到異構集成和專門的帶寬需求,而異構集成和專門的帶寬需求也可以幫助實現密度更高的多芯片集成。互連方面主要考慮進一步降低延遲,上升帶寬。

具體微縮方向有三種,一種是用于堆疊裸片的高密度垂直互連,可以大幅度的提高帶寬,同時也可以實現高密度的裸片疊加。第二種是全局的橫向互連。在未來隨著小芯片使用的會越來越普及。第三個是全方位互連,可以實現之前所無法達到的3D堆疊帶來的性能。

1、高密度垂直互連

理想狀態下,一個多芯片封裝的性能會盡可能接近單晶片IC,但物理和成本限制驅動著對互連和協議的選擇。

而高密度垂直互連主要是靠每平方毫米有多少個橋凸來進行界定,不同小芯片上面還堆疊一些其他功能的芯片。之前Ravi Mahajan提到,芯片之間的互連間距是50 μm,基本上每平方毫米有400個導線接頭。

隨著摩爾定律的繼續推進,芯片的尺寸可能會變得越來越小,這樣為了保證足夠的帶寬,必須要在導線上下功夫。所以整個小芯片尺寸變得越來越小,可以看到未來在微縮上應該如何去做。其實隨著間距變得越來越短,傳統基于焊料的技術已經快要到極限了,這就是我們為什么要使用全新的技術,其中一個就是混合鍵合。通過混合鍵合的方法,在間距上可以做到10 μm,除此之外在橋凸和互連密度上都可以做到更好。

高密度垂直互連具有多種優勢,比如通過中介層對裸片進行互連,裸片傳導需要通過互連引線進行,間距逐漸微縮,使得電容更少、時延更低、串擾更少,因為間距變窄,電容和電壓在對等線高上,可以大幅降低功耗,大幅提高信號完整性和新能。

2、全橫向互連

全橫向互連會用每毫米的引線數量進行衡量。英特爾現可做到在小芯片間的高密度互連,未來隨著小芯片尺寸越來越小,希望控制成本的同時,在整個封裝層面均實現小芯片互連。橫向互連需要考慮直線間距,直線間距越短,同樣面積就可以安裝更多硅片,信號傳導距離也越短。現在,英特爾基本使用硅后端布線來實現。

使用有機中介層是更好的方案,因為它比硅的成本更低。但是,用有機中介層有一個弱勢,就是必須要進行激光鉆孔,而進行激光鉆孔需要較大的捕獲焊盤,如果信號需在這些較大的焊盤間傳遞,它的密度就會受限,進而影響其性能。為了解決這一挑戰,英特爾開發了基于光刻定義的無未對準通孔(ZMV),可實現導線和通孔寬度的一致,這樣就不需要焊盤進行連接,也不會犧牲傳導速度。

3、全方位互連(ODI)

在常規的疊加方式下,下面的基礎裸片必須是較大的,它要大于上面疊加的所有小芯片的總和。

而通過ODI技術可以改變這一點,兩者之間可以進行更好的協調,并且可以上下做到面積統一。

全方位互連(ODI)可以帶來使得上下方基礎裸片帶寬速度特別快;小芯片可以直接獲得封裝的供電,無需中間通孔;基礎裸片無需比上方搭載小芯片的面積總和更大這些優勢,結合之前介紹的架構,可以將延遲降低2.5倍,功耗縮短15%,帶寬提高3倍。

挑戰與發展

文章開頭我們指出了WSI存在的一些技術問題, 采用3D堆疊技術可以有效的解決掉其中的一些,但是對于散熱這個問題,采用3D封裝依然需要重點考慮。Ravi Mahajan表示,目前英特爾已經具有了一些重要的技術可以解決散熱問題。比如:通過更好的減少在底部裸片上的熱區和熱點,也可以通過自己的單片分割技術來更好地解決散熱。

關于小芯片互連技術標準的后續發展,Ravi Mahajan目前還未存在小芯片互連的標準,對此Babak Sabi表示,在業界的確是要有一個整體的小芯片互連的標準,這也是為什么英特爾在2016年推出了AIB高級互連總線技術的一個重要原因,同時還有MDIO。MDIO目前為止還沒有正式公布,但是整體來講的確所有標準是都必須要進一步進行統一,并且建立起來,只有在一個統一的標準和小芯片互連的環境之下才能保持更高的帶寬,同時幫助我們進一步滿足功耗上面的相關訴求。

另外,對于封裝行業標準化上,Ravi Mahajan表示,有關整個行業標準化的建立,現在已有大概有兩到三個機構組織已經開始進行初期的接觸還有交流了,但是還是在早期階段。Babak Sabi表示,在標準化方面的英特爾一直以來持非常支持的態度的,在未來不管我們是從哪一家廠商去購買芯片,然后再進行組裝或者是裝配,都會有標準化的接口,還有標準化的技術標準。不論是是在橋凸本身,在IO,甚至像面板尺寸本身都可以做到標準化,就像是現在在整個硅片領域所做的是一樣的,如果真的能夠建立起行業通用的標準,在未來經濟成本也會進一步獲得下降。