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谷歌嘗試開發基于機器學習的AI芯片,AI真的能改變芯片設計?

日期:2020/3/25 10:41:20
摘要:在 AI 技術應用拓展與 AI 加速芯片設計等領域大有發展的 Google,正在嘗試以基于機器學習算法的 AI 技術來進行 AI 芯片開發。

Google 研究人員在在一篇論文中表示:“我們相信正是 AI 本身將縮短芯片設計周期,在硬件與 AI 之間建立共生關系的手段,而兩者之間的相互推動又推動了這一進步。”

Google 的高級研究科學家 Azalia Mirhoseini 說,我們已經看到有些算法或神經網絡體系結構……在現有的加速器中表現不佳,因為加速器的設計是兩年前定義的,但那時的神經網絡早就不存在了。如果能縮短芯片設計周期,那我們就我們可以縮小差距。

Mirhoseini 和高級軟件工程師 Anna Goldie 提出了一個神經網絡,可以學習做一個特別耗時的設計部分——placement。在對芯片設計進行了足夠長時間的研究后,它可以在不到 24 小時的時間內為 Google Tensor 處理單元完成設計,這個產品在功耗,性能和面積方面的表現,優于人類專家花費了數周時間設計的產品。

我們知道,placement 非常復雜且耗時,因為它涉及放置邏輯和內存塊或稱為宏的那些塊的群集,從而使功率和性能最大化,并且芯片面積最小化。但這些設計面臨的挑戰是——必須在遵守互連密度規則的同時進行所有這些工作。Goldie 和 Mirhoseini 的目標是芯片 placement,,因為即使使用當今的先進工具,人類專家也需要花費數周的迭代時間才能得出可接受的設計。

Goldie 和 Mirhoseini 將芯片 placement 建模為強化學習問題。與典型的深度學習不同,強化學習系統不會訓練大量的標簽數據。相反,他們會邊做邊學,并在成功時根據獎勵信號調整網絡中的參數。在這種情況下,獎勵是降低功率,改善性能和減少面積的組合的替代指標。結果,布局機器人執行的設計越多,其任務就會越好。

該團隊希望像他們一樣的 AI 系統將使得在同一時間段內設計更多的芯片,以及運行速度更快,功耗更低,制造成本更低,占地面積更少的芯片”的設計。

除了 Google,還有兩大 EDA 巨頭 Synopsys 和 cadence 也都發表了相關的 AI 設計芯片方案:

其中,Synopsys 推出了業界首個用于芯片設計的自主人工智能應用程序——DSO.ai?(Design Space Optimization AI),這是電子設計技術上所取得的重大突破。DSO.ai?解決方案的創新靈感來源于 DeepMind 的 AlphaZero,使得 AI 在圍棋、象棋領域遠超人類。作為一款人工智能和推理引擎,DSO.ai 能夠在芯片設計的巨大求解空間里搜索優化目標。該解決方案大規模擴展了對芯片設計流程選項的探索,能夠自主執行次要決策,幫助芯片設計團隊以專家級水平進行操作,并大幅提高整體生產力,從而在芯片設計領域掀起新一輪革命。

根據官方介紹,DSO.ai 解決方案通過實現廣泛設計空間的自主優化,徹底革新了搜索最佳解決方案的過程。該引擎通過獲取由芯片設計工具生成的大數據流,并用其來探索搜索空間、觀察設計隨時間的演變情況,同時調整設計選擇、技術參數和工作流程,以指導探索過程向多維優化的目標發展。DSO.ai 采用新思科技研發團隊發明的尖端機器學習技術來執行大規模搜索任務,自主運行成千上萬的探索矢量,并實時獲取千兆字節的高速設計分析數據。

同時,DSO.ai 可以自主執行如調整工具設置等次要決策,為開發者減負,并讓芯片設計團隊接近專家級水平進行操作。此外,整個設計團隊可以高效分享和運用相關知識。這樣級別的高生產效率,意味著開發者能處理更多項目,并專注于更具創造性、更有價值的任務。

他們進一步指出,通過大規模擴展設計工作流程,DSO.ai 讓用戶能夠立即洞悉難以探索的設計、工藝和技術解決方案空間。借助可見性的增強,芯片設計團隊可以在預算和進度內,將更好性能和更高能效的差異化產品推向市場。這意味著設計團隊得以最大程度地發揮芯片工藝技術的優勢,并不斷突破設計規模的極限。

借助 DSO.ai 解決方案,開發者的工作效率將大大提高,次要任務則可實現完全自動化執行。DSO.ai 能大幅縮短芯片設計團隊為新市場創建產品的交付時間,同時加速開發現有產品的衍生品,這意味著芯片設計團隊能輕松地根據產品的不同功能集合來重新定位不同市場。

此外,DSO.ai 能充分利用最有價值的資源,即工程設計創造力。開發者能夠從費時的手動操作中解放出來,并接手新項目的工作,而新員工則能快速上手且達到經驗豐富的專家水平,此外設計和制造的總體成本也被降至最低。

另一個 EDA 巨頭 Cadence 則發布業界首款基于機器學習引擎的新版數字全流程。據官方介紹,這是一個已經過數百次先進工藝節點成功流片驗證的新版 Cadence? 數字全流程,進一步優化功耗,性能和面積,廣泛應用于汽車,移動,網絡,高性能計算和人工智能(AI)等各個領域。流程采用了支持機器學習(ML)功能的統一布局布線和物理優化引擎等多項業界首創技術,吞吐量最高提升 3 倍,PPA 最高提升 20%,助力實現卓越設計。

據介紹,經過多項關鍵技術,全新 Cadence 數字全流程實現了 PPA 和吞吐量的進一步提升:

Cadence 表示,iSpatial 技術將 Innovus? 設計實現系統的 GigaPlace? 布線引擎和 GigaOpt? 優化器集成到 Genus? 綜合解決方案,支持布線層分配,有效時鐘偏移和通孔支柱等特性。iSpatial 技術讓用戶可以使用統一的用戶界面和數據庫完成從 Genus 物理綜合到 Innovus 設計實現的無縫銜接。

其集成的 ML 功能可以讓用戶用現有設計訓練 iSpatial 優化技術,實現傳統布局布線流程設計裕度的最小化。此外數字全流程采用統一的設計實現,時序簽核及電壓降簽核引擎,通過所有物理,時序和可靠性目標設計的同時收斂來增強簽核性能,幫助客戶降低設計裕度,減少迭代。

也許,我們期待的 AI 改變芯片設計時代,很快就要到來。

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